目次
仕事内容
半導体製品（デジタル）の設計・開発および評価業務を担当します。
フロントエンド、ミドルレンジ、バックエンド設計、RTL設計・論理設計、検証・DFT・タイミング解析（STA）、
P&R（Place & Route）、FPGAでの実機評価まで一貫して携わります。
■RTL設計・論理設計
論理回路設計やRTLコーディングを担当し、高性能デジタル半導体の実現に貢献。
■検証・DFT・タイミング解析
Design For Test、STA（Static Timing Analysis）やタイミング検証を行い、製品の品質と性能を担保します。
■インプリ・FPGA評価
P&R（Place&Route）、FPGAでの実機評価を実施し、設計の最適化や改善提案を行います。
※業務内容の変更範囲：会社の定める業務の範囲
この求人のポイント
【モノづくりの現場に、技術で応え続ける】
私たちシーディアは、組み込み・制御・電気電子・ITなど、
日本のモノづくりを支える技術領域で設計開発支援を行ってきた技術者集団です。
製薬、自動車、航空宇宙、半導体、家電分野など、
取引先の多くは大手上場企業およびそのグループ会社。
長年にわたり、確かな技術力と実績を積み重ねてきました。
こうした実績の積み重ねが、“シーディアならでは”の開発環境を支えています。
【技術と志向に寄り添うプロジェクト選定】
特長の一つは、エンジニア一人ひとりの技術や志向を踏まえたプロジェクトアサイン。
会社都合で案件を押し付けるのではなく、
「どんな分野に挑戦したいか」「どこまで工程に関わりたいか」を丁寧にすり合わせ、
スキルとキャリアに合った案件を選定しています。
【開発の“一部”ではなく“全体”に関われる】
要件定義から設計・評価まで、開発の一部ではなく“全体”に関われるプロジェクトが多いのも当社ならでは。
客先と直接やり取りしながら仕様を詰めていく場面もあり、
「指示通りにつくるだけ」で終わらないモノづくりに携われます。
技術的な提案力や設計者としての視野を広げたい方にとって、経験を積み重ねやすい環境です。
【長く技術と向き合うための開発体制】
エンジニアの裁量や働き方にも配慮し無理のない開発体制・柔軟な働き方を大切にしています。
技術に向き合う時間、学ぶ時間、私生活とのバランス。
そのすべてを含めて「長くエンジニアとして成長できる環境」を整えています。
応募資格
■デジタル設計または評価の経験。
VerilogHDL、SystemVerilog、NC-Verilog、VCS、Design Compiler、DFT、PrimeTime、Quartus、Vivadoなどの使用経験。
■高等専門学校卒以上の方
勤務時間
9:00〜18:00
【勤務地補足】
勤務地は新大阪オフィスを中心に、プロジェクト内容に応じてクライアント先での常駐勤務となる場合もあります。
社内・社外いずれの環境でも、チームでの連携を大切にしながら開発を進めています。
※勤務地の変更範囲：会社の定める勤務地の範囲
【勤務時間補足】
■実働8時間／休憩1時間
勤務地について
大阪プロジェクトに準ずる
大阪府大阪市
※プロジェクト先での勤務もあり
休日・休暇
土日祝休み
年間休日123日
■完全週休2日制（土日祝）
■年間休日120日以上
年末年始休暇
GW休暇
慶弔休暇
産休・育休
介護休暇
有給休暇
待遇・福利厚生
交通費支給,健康診断,役職手当,社会保険完備,社宅・寮,退職金制度
■寮・社宅（規定あり）
■慶弔見舞金
■紹介報奨金
■再雇用制度
■結婚・出産祝い金
■社員専用保険契約
賞与: 年2回
給与補足
■年収モデル
年収900万円／42歳リーダー職経験20年
年収720万円／35歳設計職経験7年
年収450万円／26歳設計職経験3年
【給与補足】
■経験、能力、現年収を考慮し、当社規定により決定します。
■残業代は別途支給します。
■固定残業：なし
【賞与・昇給】
■給与改定：年1回
■賞与：年2回
【試用期間】
6か月
※試用期間中は契約社員となります。その他待遇に変更はありません。
【給与補足】
■経験、能力、現年収を考慮し、当社規定により決定します。
■残業代は別途支給します。
■固定残業：なし
【賞与・昇給】
■給与改定：年1回
■賞与：年2回
【試用期間】
6か月
※試用期間中は契約社員となります。その他待遇に変更はありません。
選考フロー
書類選考
↓
適性検査・面接
↓
内定
↓
入社